UDP data filtering using Xilinx Zynq 7000 family Socs

Κλειστό Αναρτήθηκε Πριν 6 χρόνια Πληρώθηκε κατά την παράδοση

$750-1500 USD

Πληρώθηκε κατά την παράδοση

Κλειστό Πληρώθηκε κατά την παράδοση

UDP data filtering using Xilinx Zynq 7000 family Socs (10 Gb SFP+ port)

FPGA Verilog / VHDL

Ταυτότητα Εργασίας: #14600641

Σχετικά με την εργασία

5 προτάσεις Απομακρυσμένη εργασία Ενεργό Πριν 6 χρόνια

Ψάχνετε τρόπους για να κερδίσετε μερικά χρήματα;

Πλεονεκτήματα της πλειοδοσίας στο Freelancer

Θέστε τον προϋπολογισμό και το χρονοδιάγραμμά σας
Πληρωθείτε για τη δουλειά σας
Περιγράψτε την πρότασή σας
Η εγγραφή και οι προσφορές για δουλειές είναι δωρεάν

5 freelancers κάνουν προσφορές κατά μέσο όρο $1194 για αυτή τη δουλειά

Εικόνα Προφίλ ducdctoandh'
ducdctoandh

I am really happy to help you out of this project. I would like to introduce that I am an freelancer with 100% JOB COMPLETED in VHDL/VERILOG. Relevant Skills and Experience FPGA/VHDL/Verilog/Zynq Proposed Milestones Περισσότερα

$1500 USD σε 20 μέρες
(89 Αξιολογήσεις)
6.9
Εικόνα Προφίλ punamsengupta'
punamsengupta

A proposal has not yet been provided

$750 USD σε 25 μέρες
(13 Αξιολογήσεις)
3.8
Εικόνα Προφίλ kalshareef'
kalshareef

I have been working with ZYNQ FPGA for a while and I have a good understanding of the UDP protocol so I am confident that I can get the job done. Looking forward working with you. Relevant Skills and Experience Have b Περισσότερα

$1222 USD σε 20 μέρες
(0 Αξιολογήσεις)
0.0
Ανάρτηση παρόμοιου πρότζεκτ